然而，台积电和三星这对最大的竞争对手，仍然在先进芯片工艺技术上“内卷”。正如魏哲家对外透露的信息那样，2纳米芯片工艺将成为新的技术战场。据悉，台积电2纳米芯片将采用全新的nanosheet工艺，以保持在世界先进芯片工艺上的领先性。
据悉，台积电在本次技术论坛上主要透露以下三点信息：一是半导体产业正发生三大改变;二是低端芯片短缺成为供应链瓶颈;三是3纳米量产在即，2纳米2025年量产。
其中，半导体制造三大改变主要体现在：一是光靠晶体管驱动技术效能提升已不足以满足需求，需要三维集成电路(3D IC)先进封装技术提升芯片效能;二是应用端导入半导体元件含量将持续增加，并带动成熟工艺需求增长，特别是汽车芯片每年都增加15%;三是供应链从全球化向本土化、区域化的改变，全球各国都推出半导体产业政策，吸引半导体企业在本土设厂，使得高效率的全球化供应系统成为过去式，所有成本会急速增加，供应链管理愈加重要。
尽管业界一直都在目前芯片供求关系上有一个共同的认知，即“芯片短缺是客观存在的，但短缺并不包含中低端芯片，缺的都是类似7nm以下的高端芯片”，但魏哲家却表示，目前价值50美分-10美元的低端芯片普遍短缺，而且低端芯片短缺正成为供应链瓶颈。
当然，他也举例以支撑其观点。比如，荷兰ASML难以获得EUV光刻机使用的、价格10美元的芯片，导致设备无法按时出货;50美分的无线电芯片短缺阻碍了价值5万美元的汽车生产;此前英伟达官方也曾表示，低端芯片如电源转换器和收发器的短缺，致使公司得不到足够的设备，这关系到公司能不能生产更多的数据中心产品。
对于先进芯片工艺，魏哲家表示，“台积电5纳米量产已进入第3年，累计生产200万片，世界上没有任何一家公司产量比台积电多，也甚至没有一家公司有超过台积电一半的量。”据透露，目前台积电的技术每年都在进步，现在5纳米家族成员还包括4纳米、N4P纳米、N4X纳米。
魏哲家表示，“3nm确定在今年下半年量产，但当初采用哪种工艺，考虑了很久，最终决定继续使用FinFET。到2nm则采用全新的nanosheet工艺，将于2025年量产。”
目前摩尔定律续命的道路上有两个阻碍：一是短沟道效应;二是量子隧穿。
相对而言，FinFET技术的优势在于缓解了短沟道效应带来的漏电问题和减小栅长度时带来的输出电阻问题，同时只需要把Fin的高度增加，就可以提高器件的驱动能力。因此，FinFET技术击败了自己的“孪生兄弟”FD SOI，成为了foundry的宠儿，扛起了引领IC产业进步的大旗。
不过，在芯片技术工艺进入个位数之后，FinFET遇到两个难以解决的问题：1. 在有效栅长15nm，Fin在5nm时，FinFET遇到了严重的静电问题;2.随着工艺节点不断缩小，FinFET里面Fin的个数需要从两个削减到一个，就会使得器件的工作性能降低，为了补偿因为Fin个数损失的性能，需要把Fin的高度做得更高，但这会让工艺更加复杂，器件也更加难以大规模集成。
为此，基于GAA工艺的各种结构被不断提出，进而取代FinFET，比如三星已基于GAA工艺实现3纳米芯片的量产。
不同于三星3纳米芯片采用的GAA工艺，台积电仍会沿用FinFET技术，主要考量是客户在导入5纳米制程后，采用同样的设计即可导入3纳米制程，可以持续带给客户有成本竞争力、效能表现佳的产品。之前有业界信息，台积电3纳米芯片预计今年三季度下旬开始投片量会大幅拉升，四季度则开始进入量产阶段。不过，魏哲家表示，“3纳米有说不出的困难，目前已快要量产，客户相当踊跃，且有许多客户参与其中，但是工程能力有点不足，正尽量努力中。”
至于更先进的2纳米芯片工艺，以及面对三星宣称“到2030年超车台积电，取得全球逻辑晶片代工龙头地位”，台积电自然不敢懈怠，且正积极投入2纳米研发，并获得重大技术突破。
全环绕栅(gate-all-around：GAA)技术是FinFET技术的演进，是一种用来抑制短沟道效应的技术。其实，GAA技术不是什么新鲜的技术。早在1990年，IMEC在开发抗辐射元器件时，为降低器件的氧化层厚度，提出了用高质量的氧化层环绕硅膜的概念。这是GAA概念被首次提出。该器件在被制作出来之后，发现栅对于沟道的控制能力大大改善，器件工作性能得到极大优化。但鉴于其工艺复杂且为非平面结构，受当时的半导体工艺所限，故该器件未进行大规模应用。
不过，基于FinFET在3纳米以下碰到的技术瓶颈，台积电在2纳米上必然会选择切入GAA技术。
在公司技术论坛上，魏哲家表示，台积电2纳米技术和3纳米技术相比，在相同功耗下，速度增快10-15%，或在相同速度下，功耗降低25-30%。同时，他也透露，台积电2纳米将用新的纳米片(nanosheet)技术，会在2025年量产，届时还是电晶体密度最小、效能最佳的先进制程技术。
“在3nm以下，很难再使得单个晶体管的性能再有提升，能做的只是提高集成度，降低功耗。”有专业人士表示。根据该专业人士分析，这种Nanosheet技术可以理解为栅极环绕多个沟道，多个沟道之间相互堆叠，以达到极佳的沟道控制能力。同时，为了进一步地增加集成度，还可能直接通过将晶体管堆叠，即把NMOS堆在PMOS上面，以此设计SRAM单元，可以减少高达50%的面积。
因此，从3纳米到2纳米，我们也不必过于神化先进工艺带来的变化。很多人都会相信，不管我们怎样续命，摩尔定律总会有终结的一天，毕竟一个硅晶胞的边长也无法再小，过分追逐先进工艺已并不明智。而摩尔定律所定义的“晶体管数量翻一番”，是否能理解为“单位面积上的晶体管所构成的电路性能提升一倍?”
