台积电拥抱日本背后：晶圆厂新战役打响-综合信息-自动化新闻网

据财讯网报道，美中对抗下，半导体产业受高度重视，但风光一时的日本于台韩势力崛起后，产业全球市占率仅9% 左右。为避免日本擅长的材料、设备等产业随客户到美国设厂，导致日本产业空洞化，日本经济产业省积极邀请台积电到日本设厂。

回应日本的期待，台积电2021年3月在日本成立了子公司「TSMC日本3D IC研究开发中心」。经产省5月31日更宣布，台积电将在茨城县筑波市（相当于台湾的新竹科学园区）产业技术综合研究所的无尘室，兴建研究用生产线。2021年夏季开始整建，2022年正式投入研发。

半导体前段制程，已达极限

这项投资总工程费约370亿日圆，经产省计画补助逾半，达190亿日圆。这项研发案，还有旭化成、基恩斯、信越化学工业、富士软片、住友化学、岛津制作所等日本约20家企业参与。

关于台积电应邀到日本设据点的原因，分析师指出，如果重点放在矽晶圆上制作积体电路的前段制程，因为要求快又精准，需要巨额投资，台积电已遥遥领先日本厂商，并不需要在日本。但后段封装过程，如何堆叠时节省空间是日本的强项，且10年前政府就带头在筑波投资这方面的技术。

先前半导体的技术竞赛，指的都是前段制程如何缩小尺寸，但现在几乎已达技术极限。日本《钻石周刊》分析，半导体业游戏规则正在改变，原本后段制程认为附加价值低，现在却和前段制程一样跻身热门领域；主要战场已移到后段制程，而不再是一味比线路的微细化了。

半导体若要功能更强、成本更低，就要另辟战场。这时候脱颖而出的就是后段工程的晶片3D封装技术，因可减少多余能源耗损，提高效率。例如讲究轻巧的智慧型手机、AR或VR用头盔等，都适合用到这种技术。此外，去年开始大家都在讲碳中和，也使这项技术高度受重视。日本半导体业者指出，原本节省能源就是非做不可的事，但3D封装技术现在变成最重要课题。

日本有多家企业拥有3D封装技术。材料方面包括昭和电工材料（前日立化成）、JSR、揖斐电（Ibiden）、新光电气工业等；制造设备有牛尾电机、佳能、迪斯科（Disco）、东京精密等，迪斯科和东京精密就独占半导体切割设备市场。这些企业及一些研究所和大学，都在台积电合作开发的名单内。

事实上，2020年秋季全球半导体大缺货时，电脑、游戏机等设备的后段工程材料就供不应求。当时揖斐电还为此决定投资1,800亿日圆增产高性能IC封装基板，预定2023年开始量产。业界人士透露，由于日本基板不足，曾导致部分外国半导体厂无法量产。

擅长研发材料，日本找利基

《Newspicks》网站指出，筑波是日本3D材料开发的重镇，因此台积电对日本的期待，应该是瞄准新材料及加工新材料的设备；这也是擅长研发材料的日本，维持半导体产业存在感的很好切入点。

日本分析师认为，半导体市场将走向两极化。台积电的全世界存在感日渐提升，未来应该把目标放在智慧型手机等科技设备、IoT、汽车相关半导体等；换句话说，台积电在最先进的领域，占有率势必会扩大。

另一方面，其他企业可以主攻一些利基半导体市场，对日本来说是绝佳机会。例如因为环保需求，使电源管理愈来愈重要，日本就可主打这类半导体。事实上日本已经有些企业重新开始生产，如果日本企业能摒弃以往坚持独力完成的习惯，结合日本国内技术和材料，就可望生产出高效率又高机能的半导体。

经产省成功吸引台积电到日本，应该是希望切磋琢磨的同时，也能巩固日本企业在新一代半导体的优势，在规模愈来愈大的半导体产业，继续占有一席之地。

台积电为什么聚焦先进封装

在大家一贯的理解中，台积电所从事的其实是晶圆代工的业务。但进入新世纪，无论是台积电，还是三星甚至 Intel，都把先进封装当做公司的一大工作重点，这主要是在日益增长的性能需求与摩尔定律的逐渐失效的矛盾影响下所演进出来的折中结果。

如semiwiki报道所说，对于许多其他应用，摩尔定律不再具有成本效益，尤其是对于集成异构功能而言，多芯片模块（Multi-chip modules ：MCM）和系统级封装（System in PackageSiP）等“Moore than Moore”技术已成为将大量逻辑和存储器，模拟，MEMS等集成到（子系统）解决方案中的替代方案。但是，这些方法仍然是非常特定于客户的，并且会花费大量的开发时间和成本。

翻看芯片发展的历史，其实先进封装这个概念已经存在了数十年。折中通过在封装中组装不同且先进的芯片是推进芯片设计的方法之一。今天，这个概念有时被称为异构集成。尽管如此，由于成本的原因，高级封装主要用于高端，面向利基市场的应用。

但这那可能很快就会改变。因为IC缩放是推进设计的传统方式，它缩小了每个节点上的不同芯片功能，并将它们封装到单片式芯片上。但是，IC缩放对许多人来说变得太昂贵了，并且每个节点的收益都在减少。

虽然缩放仍然是新设计的一种选择，但业界正在寻找替代方案，包括高级封装。而变化的是，该行业正在开发新的高级封装类型或扩展现有技术。

高级封装背后的动机仍然是相同的。与其将所有芯片功能塞在同一个芯片上，不如将它们分解并将它们集成到一个封装中。据说这可以降低成本并提供更好的产量。另一个目标是使芯片彼此靠近。许多先进分装使内存更接近处理器，从而以较低的延迟更快地访问数据。

这听起来很简单，但是这里有几个挑战。另外，没有一种可以满足所有需求的封装类型。实际上，芯片客户面临着各种各样的选择。其中：扇出（晶圆级封装中的集成die和组件）、2.5D / 3D（芯片在封装中并排放置或彼此叠放）和3D-IC：（在内存上堆叠内存，在逻辑上堆叠或者在逻辑上堆叠逻辑）就成了三种常见的选择。

此外，业界也正在追求一种称为Chiplets的概念，该概念支持2.5D / 3D技术。这个想法是您在库中有一个模块化芯片或小芯片的选择。然后，将它们集成到一个封装中，并使用die到die的互连方案将它们连接起来。

在台积电方面，为了满足市场对新型多芯片IC封装解决方案的需求，他们也与其OIP合作伙伴合作开发了先进的IC封装技术，以提供经济的解决方案，以实现摩尔定律以外的集成。

2012年，TSMC与Xilinx一起推出了当时最大的FPGA，它由四个相同的28 nm FPGA芯片并排安装在硅中介层上。他们还开发了硅通孔（TSV），微凸点和再分布层（re-distribution-layer：RDL），以将这些构件相互连接。台积电基于其构造，将该集成电路封装解决方案命名为CoWoS（Chip-on-Wafer-on-Substrate）。这种基于积木和EDA支持的封装技术已成为高性能和高功率设计的实际行业标准。

台积电于2017年宣布了InFO（Integrated FanOut technology）技术。它使用polyamide film代替CoWoS中的硅中介层，从而降低了单位成本和封装高度，这两项都是移动应用成功的重要标准。台积电已经出货了海量用于智能手机的InFO设计。

台积电于2019年又推出了集成芯片系统（SoIC）技术。借助前端（晶圆厂）设备，TSMC可以非常精确地对准，然后使用许多窄间距的铜焊盘进行压焊（compression-bond）设计，以进一步最小化形状因数，互连电容和功率。

这两种技术就逐渐演进成了今天的3D Fabric。

按照台积电方面的定义，诸如CoW（chip-on-wafer）和WoW（wafer-on-wafer）等前端芯片堆叠技术统称为“ SoIC”，即集成芯片系统（System of Integrated Chips）。这些技术的目标是在不使用后端集成选项上看到的“bumps”的情况下，将硅片堆叠在一起。在这里，SoIC设计实际上是在创建键合接口，以便硅可以放在硅的顶部，就好像它是一整块硅一样。

根据台积电官方介绍，公司的SoIC服务平台提供创新的前段3D芯片间堆叠技术，用于重新集成从片上系统（SoC）划分的小芯片。最终的集成芯片在系统性能方面优于原始SoC。它还提供了集成其他系统功能的灵活性。台积电指出，SoIC服务平台可满足云，网络和边缘应用中不断增长的计算，带宽和延迟要求。它支持CoW和WoW方案，而这两种方案在混合和匹配不同的芯片功能、尺寸和技术节点时提供了出色的设计灵活性。

具体而言，台积电的SoIC技术是将多个die堆叠到“ 3D构造块”（又称为“ 3D Chiplet”）中的一种非常强大的方法。

如今，SoIC在垂直堆叠的芯片之间的每平方毫米空间能够实现约10,000个互连。但看法这正在进行向每平方毫米100万个互连的开发工作。3D-IC爱好者一直在寻找一种能够实现这种细微互连，进一步减小外形尺寸，消除带宽限制，简化die堆叠中的热量管理以及将大型、高度并行系统集成到其中的IC封装方法。

Intel的封装路线图

“半导体制造和封装正在融合，在这个过程当中，封装已经成为一个非常重要、有趣的创新所在”英特尔封装研究与系统解决方案总监Johanna Swan日前在接受半导体行业观察记者采访的时候如是说。

据Johanna Swan介绍，在进入到IDM 2.0时代后，英特尔将继续开发2D、2.5D 和 3D 等先进封装技术。英特尔也会将这些技术提供给代工客户，以满足他们独特的产品需求。其中，Hybrid Bonding将成为英特尔先进封装发展关键。

从上述这些回复中，我们可以发现，先进封装将成为未来产品实现差异化的关键。因此，对于先进封装的理解，以及区别于其他代工厂商在先进封装上的优势，可能会成为其先进封装技术是否能被更大的市场所接纳的关键所在。

在英特尔看来，在功率效率、互连密度和可扩展性等方面的提升，是指引着英特尔先进封装发展的明灯。以此为基础，英特尔也曾在其架构日上展示了其封装技术路线图。

如图所示，从标准封装到EMIB（嵌入式多管芯互联桥接）再到Foveros，凸点间距从100μm缩减到50-25μm。而无论是EMIB（嵌入式多管芯互联桥接）还是Foveros，这都是英特尔在先进封装领域的过往，对于未来，他们将怎么走下去？

Johanna Swan表示：“我们拥有的发展机会是在每毫米立方体上提供最多的区块并获得每毫米立方体最多的功能。但在这方面我们还没有走到极限。”

基于这种理解，英特尔也将在未来致力于开发小于10微米凸点间距的封装技术。

在英特尔看来，混合结合（Hybrid Bonding）是实现小于10微米凸点间距的关键技术之一。Hybrid Bonding也是去年英特尔在其架构上首次提出的方案。在今年的 ECTC中，英特尔再次公布了关于Hybrid Bonding的一些细节。据英特尔介绍，采用Hybrid Bonding还可实现更小的外形尺寸。

据介绍，凸点间距为50微米的Foveros，在每平方毫米中包含大约 400 个凸点。但对实现小于10微米的凸点间距的Hybrid Bonding，则可在每平方毫米容纳10,000 个凸点。Johanna Swan表示表示：“这样，我们便可以在两个芯片之间实现更多的互连，这也意味着采用这种方式可以提供更小、更简单的电路，因为它们实际上可以相互叠加。因此，也不必做扇入（fan-in）和扇出(fan-out)。有了这个更简单的电路，我们可以使用更低的电容。然后开始降低该通道的功率。”

与此同时，Johanna Swan也指出，由于Foveros和Hybrid Bonding在组装工艺上存在着差异，因此，在使用Hybrid Bonding时，需要一种新的制造、清洁和测试方法。

采用Hybrid Bonding的初衷是为了将更多的IP或区块（tile）集成在一起，同时实现芯片到芯片的互连。而这就意味着，从焊接转向Hybrid Bonding，即要保持制造流程以相同的速度进行，还要将更多的IP或芯片放置在一起。

为解决这一挑战，英特尔正在考虑的解决方案是进行批量组装，他们称之为自组装。据介绍，英特尔正在联手CEA-LETI 在推进混合结合（Hybrid Bonding）自组装研究。

Johanna Swan表示，混合结合（Hybrid Bonding）的技术进步同样可用于CO-EMIB和ODI架构，这些架构则是英特尔先进封装在可扩展性方面所推出的技术。

力抗台积电！三星宣布I-Cube4 先进封装芯片即将上市

据美商应用材料公司（Applied Materials）说法，摩尔定律（Moore's law）必须依赖新的材料、运算方式、设计架构、以及封装来为定律持续延续。因此，可以看出先进封装未来在半导体制程上未来所扮演的重要角色，也使包括台积电与南韩三星目前都在此领域积极布局。而根据南韩媒体的报导，三星宣布，下公司一代2.5D 封装技术Interposer-Cube4（I-Cube4）芯片即将上市。

报导指出，三星I-Cube 是一种异质整合技术，可将一个或多个逻辑芯片（如CPU、GPU 等）和多个记忆体芯片（如高频宽记忆体，HBM）整合连结放置在硅中介层（ Interposer）顶部，进一步使多个芯片为单个元件工作。根据三星所公布的I-Cube4 封装晶片中，包含了4 个HBM 记忆体及一个逻辑芯片，而三星还将尽快研发出搭载6 个、8 个HBM 记忆体技术推广。

报导进一步解释，硅中介层（Interposer）指的是在高速运行的高性能芯片和低速运行的PCB 板之间插入的微电路板。而硅中介层和放在它上面的逻辑芯片、HBM 高频宽记忆体等透过硅通孔（TSV，Through Silicon Via）微电极进行连接，可大幅提高芯片的性能，而且还能减小封装的面积。

据了解，自2018 年推出I-Cube2 和2020 年推出eXtended-Cube（X-Cube）以来，三星藉由结合先进制程技术，而且以高速介面IP，以及先进2.5 / 3D 封装技术等，推出更高等级和更先进的封装技术，全力支持客户的产品商业化应用。而新一代封装技术将为广泛应用在高速数据传输和高性能数据运算的领域，比如高效能运算（HPC，High Performance Computing）、人工智能、云端运算服务，以及资料中心等应用。

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